Entwicklung und Charakterisierung eines CMOS-Prozesses mit minimierter Anzahl an Lithographieebenen

Entwicklung und Charakterisierung eines CMOS-Prozesses mit minimierter Anzahl an Lithographieebenen

Zugl.: Erlangen-Nürnberg, Univ., Diss., 2006

Gespeichert in:
Bibliographische Detailangaben
1. Verfasser: Jank, Michael (VerfasserIn)
Format: UnknownFormat
Sprache:ger
Veröffentlicht: Aachen Shaker 2007
Schriftenreihe:Erlanger Berichte Mikroelektronik 2007,1
Schlagworte:
Hochschulschrift > MOS-FET > CMOS > Maskentechnik > Halbleitersubstrat > Ionenimplantation > Prozessoptimierung
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