Verifikation digitaler Schaltungen mittels symbolischer Simulation

Zugl.: München, Techn. Univ., Diss., 2002

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Bibliographische Detailangaben
1. Verfasser:	Kölbl, Alfred (VerfasserIn)
Format:	UnknownFormat
Sprache:	ger
Veröffentlicht:	Aachen Shaker 2003
Schriftenreihe:	Berichte aus der Informationstechnik
Schlagworte:	Hochschulschrift > Digitale integrierte Schaltung > Entwurfsautomation > Laufzeitmessung > Gattersimulation > VERILOG > Testmustergenerierung
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