Fault simulation and test design for floating gate defects in analog integrated circuits using power-down circuitry

Bibliographische Detailangaben

1. Verfasser:	Pronath, Michael (VerfasserIn)
Weitere Verfasser:	Gräb, Helmut (VerfasserIn), Antreich, Kurt (VerfasserIn)
Format:	UnknownFormat
Sprache:	eng
Veröffentlicht:	München TUM, Lehrstuhl für Entwurfsautomatisierung, Fak. für Elektrotechnik und Informationstechnik, Technische Universität München 2001
Schriftenreihe:	TUM LEA 01-3
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