A technique for evaluating the application of the pin level stuck at fault model to VLSI circuits

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Bibliographische Detailangaben
1. Verfasser:	Palumbo, Daniel L. (VerfasserIn)
Körperschaft:	USA National Aeronautics and Space Administration (BerichterstatterIn)
Weitere Verfasser:	Finelli, George B. (VerfasserIn)
Format:	UnknownFormat
Veröffentlicht:	Washington, DC National Aeronautics and Space Administration, Scientif. and Techn. Information Branch 1987
Schlagworte:
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Beschreibung
Beschreibung:	III, 41 S Ill., zahlr. graph. Darst