Design of Low Power Low Jitter Delay Locked Loop in 45 nm CMOS

Bibliographische Detailangaben

Veröffentlicht in:	International Conference on Innovative Computing and Cutting-Edge Technologies (2. : 2020 : Online) Intelligent computing paradigm and cutting-edge technologies
1. Verfasser:	Latha, P. (VerfasserIn)
Weitere Verfasser:	Sivakumar, R. (VerfasserIn), Rao, Y. V. Ramana (VerfasserIn), Al-Rousan, Thamer (VerfasserIn)
Format:	UnknownFormat
Sprache:	eng
Veröffentlicht:	2021
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