Power-aware 65 nm Node CMOS Technology Using Variable VDD and Back-bias Control with Reliability Consideration for Back-bias Mode

Bibliographische Detailangaben

Veröffentlicht in:	Handōtai-Shūseki-Kairo-Gijutsu-Shinpojiumu (67 : 2004 : Tokio) Handōtai, Shuseki-Kairo-Gijutsu-67.-Shinpojiumu-kōen-ronbunshū
1. Verfasser:	Togo, M. (VerfasserIn)
Weitere Verfasser:	Fukai, T. (VerfasserIn), Nakahara, Y. (VerfasserIn), Koyama, S. (VerfasserIn), Makabe, M. (VerfasserIn), Hasegawa, E. (VerfasserIn), Nagase, M. (VerfasserIn), Matsuda, T. (VerfasserIn), Sakamoto, K. (VerfasserIn), Fujiwara, S. (VerfasserIn), Goto, Y. (VerfasserIn), Yamamoto, T. (VerfasserIn), Mogami, T. (VerfasserIn), Ikeda, M. (VerfasserIn), Yamagata, Y. (VerfasserIn), Imai, K. (VerfasserIn), Nakashiba, T. (VerfasserIn)
Pages:	67
Format:	UnknownFormat
Sprache:	eng
Veröffentlicht:	2004
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