Design of Power-Efficient 5- to 32-Row Decoder for 1 KB SRAM Using VLSI Technology

Bibliographische Detailangaben

Veröffentlicht in:	International Conference on Computing in Engineering and Technology (4. : 2019 : Aurangabad) Computing in engineering and technology
1. Verfasser:	Pathrikar, A. K. (VerfasserIn)
Weitere Verfasser:	Deshpande, Rajkumar S. (VerfasserIn)
Format:	UnknownFormat
Sprache:	eng
Veröffentlicht:	2020
Schlagworte:
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