A formal, hierarchical design and validation methodology for VLSI
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| 1. Verfasser: | |
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| Format: | UnknownFormat |
| Veröffentlicht: |
Edinburgh
1988
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Tag hinzufügen | Beschreibung: | Edinburgh, Univ., Ph.D.Thesis 1988 |
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| Beschreibung: | 3 MFiches |